來源:中電網(wǎng)

  立即可用的解決方案無縫地將Virtualizer 虛擬原型驗證和HAPS基于FPGA的原型驗證整合在一起，以加速SoC軟件和硬件的開發(fā)

亮點：

- 通過一種混合原型同時獲得兩個領(lǐng)域的最佳技術(shù)，即無縫地將虛擬原型與基于FPGA的原型連接在一起

- 可更早地開始多核系統(tǒng)級芯片（SoC）的原型驗證，并實現(xiàn)系統(tǒng)級模型的高性能執(zhí)行，它同時通過硬件接口與外界實時鏈接

- 在虛擬與基于FPGA原型環(huán)境之間將SoC的不同設(shè)計單元進行分割，以使整個原型的性能最大化

- 通過對新的設(shè)計單元使用虛擬原型技術(shù)，以及對已有的邏輯使用基于FPGA的原型技術(shù)，加速系統(tǒng)的快速形成

- 在基于Virtualizer的環(huán)境中，改善除錯可見度和對開發(fā)軟件的控制

   可方便地將高性能ARM Cortex處理器模塊、ARM AMBA互聯(lián)事務(wù)處理器和Synopsys DesignWare IP，與您設(shè)計的其它部分一起集成到一個混合原型之中 。

   新思科技公司日前宣布了一種集成化混合原型驗證解決方案，它將Synopsys的Virtualizer虛擬原型驗證和Synopsys基于FPGA的HAPS原型驗證結(jié)合在一起，以加速系統(tǒng)級芯片（SoC）硬件和軟件的開發(fā)。通過對新設(shè)計的功能使用Virtualizer虛擬原型技術(shù)和對重用邏輯使用基于FPGA的HAPS原型技術(shù)，設(shè)計師能夠?qū)⒃O(shè)計周期中軟件開發(fā)的起始時間提前多達12個月。此外，Synopsys的混合原型設(shè)計解決方案可確保設(shè)計師加速對硬件/軟件的集成及系統(tǒng)驗證，顯著縮短了整體的產(chǎn)品設(shè)計周期。憑借ARM Cortex處理器的高性能模型、基于ARM AMBA協(xié)議的事務(wù)處理器以及DesignWare IP，開發(fā)者可為了最貼近他們的設(shè)計需求，而方便地將其基于ARM處理器的設(shè)計進行分割分別進入到虛擬的和基于FPGA的原型中。 

   目前，設(shè)計師在構(gòu)建SoC原型時使用兩種相對獨立的方法：基于事務(wù)級模型（TLM）的虛擬原型驗證和基于FPGA的原型驗證。虛擬原型驗證通過執(zhí)行快速TLM而完美地適用于在沒有RTL時加快的軟件開發(fā)，并提供了更高效的糾錯和腳本分析。基于FPGA的原型設(shè)計可提供周期精準(zhǔn)和高性能的執(zhí)行，以及直接真實接口連接。Synopsys的混合原型設(shè)計解決方案將Virtualizer虛擬原型和HAPS基于FPGA原型兩者的優(yōu)勢精心調(diào)和在一起，以使軟件開發(fā)和系統(tǒng)集成能在項目周期中更快完成。 

   Synopsys的混合原型驗證解決方案增強了軟件棧驗證，這是因為通過使用Virtualizer虛擬原型可帶來非常高的處理器執(zhí)行速度。它通過模擬PHY或測試設(shè)備直接連接到真實世界，該I/O模型接口疊加在基于FPGA的HAPS上。此外，設(shè)計師把已有的RTL 或IP用在基于FPGA的原型和把新功能用在SystemC事務(wù)級模型中，這樣的方法在項目開發(fā)中可以更快地執(zhí)行和更早地實現(xiàn)。 

   Synopsys的高性能HAPS通用多資源總線（UMRBus）物理連接，可高效地在虛擬和基于FPGA原型驗證兩種環(huán)境之間傳輸數(shù)據(jù)。預(yù)先驗證的、基于HAPS的事務(wù)處理器可支持ARM AMBA 2.0 AHB/APB、AXI3、AXI-4和AXI4-Lite互聯(lián)，它為設(shè)計師在虛擬或基于FPGA的原型驗證環(huán)境之間分割SoC設(shè)計提供了很大的靈活性，分割可在AMBA 互聯(lián)的通常的模塊級邊界進行。與傳統(tǒng)基于FPGA的原型設(shè)計相比，使用混合原型中的基于Virtualizer環(huán)境的軟件糾錯能力，用戶對正在開發(fā)的軟件的寄存器和存儲器文件擁有更大的可見度和控制能力。