一.    引言

   
     隨著科學(xué)技術(shù)的發(fā)展，電子產(chǎn)品的更新?lián)Q代進(jìn)一步加快，現(xiàn)代電子設(shè)計(jì)技術(shù)已進(jìn)入一個(gè)全新的階段。20世紀(jì)90年代是可編程邏輯器件和EDA技術(shù)發(fā)展最快的時(shí)期，電子設(shè)計(jì)的自動(dòng)化程度越來(lái)越高，傳統(tǒng)的電子設(shè)計(jì)方法、工具和器件在更大的程度上被EDA所取代。在EDA技術(shù)中，最為矚目的是以現(xiàn)代電子技術(shù)為特征的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。這種技術(shù)的出現(xiàn)，使電子系統(tǒng)設(shè)計(jì)發(fā)生了質(zhì)的變化。本文結(jié)合EDA技術(shù)及當(dāng)今流行的VHDL硬件描述語(yǔ)言，并通過(guò)ispDesignExpert開(kāi)發(fā)系統(tǒng)進(jìn)行仿真。設(shè)計(jì)的數(shù)字鐘應(yīng)用模塊設(shè)計(jì)方法，通過(guò)“自頂向下”的設(shè)計(jì)思路，實(shí)現(xiàn)數(shù)字鐘的預(yù)置功能，并可顯示年月日時(shí)分秒。

二．EDA、VHDL及ispDesignExpert開(kāi)發(fā)系統(tǒng)簡(jiǎn)介

    EDA技術(shù)是從計(jì)算機(jī)輔助設(shè)計(jì)CAD、計(jì)算機(jī)輔助制造CAM、計(jì)算機(jī)輔

助測(cè)試CAT和計(jì)算機(jī)輔助工程CAE等技術(shù)發(fā)展而來(lái)的。它以計(jì)算機(jī)為工具，設(shè)計(jì)者只需對(duì)系統(tǒng)功能進(jìn)行描述，就可在EDA工具的幫助下完成系統(tǒng)設(shè)計(jì)。EDA技術(shù)為電子產(chǎn)品的設(shè)計(jì)和開(kāi)發(fā)縮短了時(shí)間，降低了成本，提高了系統(tǒng)的可靠性。
    VHDL硬件描述語(yǔ)言的英文全名是Very HighSpeed Integrated Ciruit

Hardware Description Language,即超高速集成電路硬件描述語(yǔ)言。VHDL語(yǔ)言描述能力強(qiáng)，特別適合數(shù)字電子系統(tǒng)的設(shè)計(jì)。VHDL語(yǔ)言語(yǔ)法規(guī)范，可讀性好。這也是VHDL語(yǔ)言得到廣泛應(yīng)用的重要原因。一個(gè)VHDL語(yǔ)言程序可由實(shí)體(Entity)說(shuō)明、結(jié)構(gòu)體（Architecture）、程序包(Package)、庫(kù)(Library) 、配置(Configuration)5個(gè)部分組成。其中庫(kù)、實(shí)體說(shuō)明、結(jié)構(gòu)體是一個(gè)VHDL語(yǔ)言程序的基本組成部分。VHDL語(yǔ)言程序結(jié)構(gòu)示意如下圖所示。

                                                         圖一   VHDL語(yǔ)言程序結(jié)構(gòu)示意圖

    ispDesignExpert開(kāi)發(fā)系統(tǒng)具有用戶(hù)界面友好，功能強(qiáng)大，使用方便易學(xué)易用。它有以下特征：
（1）設(shè)計(jì)輸入方式：支持Schematic輸入、 ABEL-HDL輸入、VHDL輸入、Verilog-   HDL輸入多種輸入方式。
（2）設(shè)計(jì)驗(yàn)證：支持功能仿真、時(shí)序仿真、靜態(tài)時(shí)序分析多種驗(yàn)證方式。
（3）編譯器：能夠自動(dòng)完成邏輯綜合、映射、自動(dòng)布局和布線，并提供約束管理器便于用戶(hù)對(duì)器件進(jìn)行優(yōu)化約束設(shè)定。

三．?dāng)?shù)字鐘的設(shè)計(jì)實(shí)現(xiàn)

    本設(shè)計(jì)要實(shí)現(xiàn)一個(gè)具有帶預(yù)置數(shù)的數(shù)字鐘的設(shè)計(jì)，它具備顯示年月時(shí)分秒功能。工作說(shuō)明：使用前預(yù)置時(shí)間。一般情況下，6個(gè)數(shù)字顯示器將顯示十分秒，SET按鈕產(chǎn)生第一個(gè)脈沖時(shí)，顯示切換為年月日。第二個(gè)脈沖到來(lái)時(shí)，可預(yù)置年份；第三個(gè)脈沖到來(lái)時(shí)，可預(yù)置月份。依次第四、五、六、七個(gè)脈沖到來(lái)時(shí)分別可預(yù)置日期、時(shí)、分、秒，第八個(gè)脈沖到來(lái)后預(yù)置結(jié)束，正常工作，顯示的是時(shí)分秒。UP為高時(shí)，UPCLK有脈沖到達(dá)時(shí)，預(yù)置位加一，否則減一。
    采用硬件描述語(yǔ)言輸入，其VHDL整體源文件描述程序從略，只對(duì)其進(jìn)行簡(jiǎn)單說(shuō)明：最頂層模塊是TIMEKEEPER，它包括5個(gè)子模塊，它們分別是：u1:second_wave,u2:h_m_s_time,u3:date,u4:month_year,u5:led_disp。模塊second_wave產(chǎn)生1Hz脈沖。模塊h_m_s_time是時(shí)分秒模塊，完成時(shí)分秒的預(yù)置與計(jì)時(shí)。當(dāng)計(jì)時(shí)滿(mǎn)24小時(shí)時(shí)，引腳產(chǎn)生進(jìn)位。模塊date是日期模塊，完成日期的預(yù)置與顯示。模塊month_year是年月份模塊,完成年月的預(yù)置與顯示。模塊led_disp是顯示模塊，完成顯示的切換。預(yù)置年份時(shí)，其他LED顯示為FF，預(yù)置月份時(shí)，其他LED顯示為FF，依次類(lèi)推。仿真結(jié)果如下：

                                               圖三          時(shí)間波形圖

四．結(jié)束語(yǔ)

    隨著電子設(shè)計(jì)自動(dòng)化EDA技術(shù)的進(jìn)步和軟件開(kāi)發(fā)系統(tǒng)的日趨完善，利用

EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)。在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。應(yīng)用它所設(shè)計(jì)的電路和系統(tǒng)的硬件結(jié)構(gòu)及其功能均可借用目前廣泛使用的VHDL硬件描述語(yǔ)言設(shè)計(jì)輸入，它能夠顯著增強(qiáng)設(shè)計(jì)的靈活性，提高產(chǎn)品性能，減輕設(shè)計(jì)的工作量，縮短設(shè)計(jì)周期，更為設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)提供了高效的工具。

參考文獻(xiàn)

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